Chisel(Constructing Hardware In a Scala Embedded Language)是UC Berkeley开发的一种开源硬件构造语言。
站长xddcore有话说:在我大二的时候,因为项目需要,接触了Chisel。在体验过后,我被它深深的吸引了。我幻想着它十年后的样子,充满希望。于是创建了这个博客,让更多人的了解Chisel,学习Chisel。

FPGA错误集锦(二):Output pins are stuck at VCC or GND

内容纲要
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最近在折腾BCD码生成器的时候,发现个玄学错误
在进行与芯片无关的RTL仿真时,一切功能正常。而当进行门级仿真和实物运行的时候,发现Data flip-flop输出都是0.今早翻了下警告,发现其实软件早就报警告把4位BCD码输出端口拉低了。

Warning (13024): Output pins are stuck at VCC or GND
Warning (13410): Pin "OUTPUT_A" is stuck at GND
Warning (13410): Pin "OUTPUT_B" is stuck at GND
Warning (13410): Pin "OUTPUT_C" is stuck at GND
Warning (13410): Pin "OUTPUT_D" is stuck at GND

最后定位了下错误,考虑是这里的问题。
在这里插入图片描述
但是奇怪了,我这个RD是来源于Decimal counter的输出,唯有SD是通过内部拉低的。

最终我发现,我的写法有问题。这个应该是个时序逻辑,我写成组合逻辑了。所以导致RTL仿真组合逻辑没问题,门级仿真,组合逻辑就出问题了。

后面改成时序逻辑后,程序运行正常

以下为修改后的verilog程序
在这里插入图片描述

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xddcore

xddcore www.github.com/xddcore

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