Chisel(Constructing Hardware In a Scala Embedded Language)是UC Berkeley开发的一种开源硬件构造语言。
站长xddcore有话说:在我大二的时候,因为项目需要,接触了Chisel。在体验过后,我被它深深的吸引了。我幻想着它十年后的样子,充满希望。于是创建了这个博客,让更多人的了解Chisel,学习Chisel。

转载:[CH002] CNRV Chisel挑战赛: Asynchronous FIFO

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[CH002] CNRV Chisel挑战赛: Asynchronous FIFO
CNRV编辑部 CNRV 今天
题目

请用chisel实现一个异步FIFO~

要求:在电路正确且最优的情况下简洁、易懂、注释充分,且生成的Verilog HDL可读性好,易于调试和追踪,且能够很方便的被集成。完整的规格书、文档和测试都在评分的范围内。

参考

  • Simulation and Synthesis Techniques for Asynchronous FIFO Design - CE Cummings

  • AsyncQueue in rocket-chip

  • github: dpretet/async_fifo

优胜者将获得奖金不少于200元人民币,不排除若干人平分奖金的情况。

2020年9月25日晚上12点提交截止。

请投稿gist link或git repo link至Alex(xfguo@xfguo.org),如您想出资提高本次挑战的奖金,也请联系此邮箱。

点击阅读原文查看paper和文档链接。
原文链接:https://cnrv.io/challenge/ch002-async-fifo
file

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xddcore

xddcore www.github.com/xddcore

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